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Fer de lance d'Intel à l'IDF, le nouvel Itanium répondant au doux nom de code de "Montecito" est très intéressant à bien des égards. Premièrement son architecture, que nous n'allons pas détailler ici, est spéciale. Nommée EPIC pour Explicitly Parallel Instruction Computing, elle a, entre autres, la particularité de séparer le cache L2 en une partie Instructions de 1 Mo et une partie Data (données) de 256 Ko (sur le Montecito seulement). Alors que la version simple-core était déjà énorme, le Montecito devient démesuré : 2 cores CMT, 24 Mo de cache L3, 1.72 milliards de transistors, et le tout sur un même die. Un record !
source : X86-Secret
source : X86-Secret
L'organisation des deux cores l'un par rapport à l'autre est somme toute assez proche de celle de l'Opteron, avec un couple arbiter/synchronizer qui correspond au couple crossbar/SRQ. Avec environ 27 Mo de cache au total, on peut réellement qualifier le Montecito de monstre.
source : X86-Secret
Sur cette présentation du die du Montecito, on observe plusieurs choses intéressantes. Les deux cores obéissent à une symétrie dont l'arbiter, composant qui correspond au SRI de l'Opteron, est le centre. On observe également que la quantité phénoménale de cache est en quelque sorte imbriquée dans les cores. Cette optimisation de l'organisation du die a tout simplement pour but de réduire la taille de ce dernier, afin de produire le plus de processeurs possible par wafer. A ce niveau de complexité et avec pas moins de 1,72 milliards de transistors, on comprend le souhait d'Intel de grappiller des mm² afin de pouvoir rajouter quelques dies par wafer.
Étant donné le fait que le CPU est bi-core, et que chaque core est CMT, le système d'exploitation reconnaît quatre processeurs. Sur un Itanium Montecito, l'exécution simultanée de 4 threads ressemblerait donc à ceci :
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Intel : Pentium-M bi-core | Intel Pentium 4 "Prescott" : un cas particulier |
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