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AMD introduit le SSE5

Publié le 30 août 2007 , par Tanguy Andrillon - mis à jour le 05 juillet 2009 à 19h - dans Hardware

Alors qu'Intel devrait introduire le jeu d'instructions SSE4 avec ses prochains processeurs Penryn gravés en 45 nm, le fondeur AMD vient de présenter un nouveau jeu d'instructions SSE5.

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Réactions


irokoi32 - le 30/08/07 à 15:23
Bulldozer wink, ils vont tout retourner sur leur passage ?
vodnok - le 30/08/07 à 15:26
Ils vont s'auto retourner oui
Miles1981 - le 30/08/07 à 15:32
Ah, enfin une instruction MAC ! C'est qqch que les DSPs ont depuis longtemps et qui va donner un boost énorme aux applications de traitement du signal !
Naunaud128 - le 30/08/07 à 15:40
L'architecture CISC gère aussi des instructions à 3 opérandes non?
yp@matbe - le 30/08/07 à 15:46
A peu près toutes les archi risc avaient introduit les mac/fmac depuis un moment (normal, toutes ces archis sont à 3 opérandes, ce qui est nécessaire pour du multiply & accumulate). Et avoir un set d'instructions à 3 opérandes apporte un gros gain en perf en lui même.
yp@matbe - le 30/08/07 à 15:51
Naunaud128 > Rien n'empêche de faire un set d'instruction CISC à trois opérandes. D'ailleurs la frontière entre risc et cisc est très floue... A l'origine IBM avait introduit le concept risc sur le 801 juste pour simplifier l'étage de décodage (et donc à introduit à cette fin les instructions à "format fixe" - je veux dire par là que toutes les instructions sont codées sur un nombre de bits fixe, par opposition aux instructions x86 ou 68k dont les instructions ont une longueur plus ou moins grande ).
MatthieuV - le 30/08/07 à 16:07
oui mais Le format fixe est prédéfini au préalable, cependant IBM en 1992 a sorti se qu'il devait pour s'alligner sur la ligne de depart des efficacités (de l'epoque), bref 3 opérandes pour AMD c'est la ligné de la productivité a l'echelle des calculateurs nouveaux.
super_barbou - le 30/08/07 à 16:15
Du calme, je comprend plus rien au commentaire tout a coup.
MEI - le 30/08/07 à 16:23
J'espere que pour une fois Intel va implementer le SSE5 tel quel et pas faire un concurent. Idealement j'aurai bien aimé qu'Intel supporte aussi le SSE4a et les 3DNow!/Enhanced 3DNow! et surtout 3DNow! Professional (à priori Intel et AMD on un accord là dessus), juste pour le fun, et les vieux soft comme Q2 qui sont optimisé 3DNow! et basta.
[Ctrl][Alt][Suppr.] - le 30/08/07 à 18:19
MEIJ'espere que pour une fois Intel va implementer le SSE5 tel quel et pas faire un concurent. Idealement j'aurai bien aimé qu'Intel supporte aussi le SSE4a et les 3DNow!/Enhanced 3DNow! et surtout 3DNow! Professional (à priori Intel et AMD on un accord là dessus), juste pour le fun, et les vieux soft comme Q2 qui sont optimisé 3DNow! et basta.
D'ailleurs y'a des anecdotes amusantes avec 3DNow... Un programme codé avec des instructions SSE sur un proco AMD tournait impec, jusqu'au jour où il a crashé sur un Intel... coupable? Les instructions SSE n'ont pas la même précision que les 3DNow, et le SSE AMD réutilise le hard du 3DNow... On peut aussi citer des instructions indispensables apparues avant le SSE mais qu'Intel a dû attendre le SSE2 pour implémenter ou encore le fait que certaines instructions sont sensiblement plus rapides sur les CPU AMD.
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